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Cet enseignement a pour objectif de préciser les mécanismes matériels mis en œuvre pour l'exécution optimisé des programmes informatiques dans les ordinateurs. Ces mécanismes permettent d'une part d'augmenter fortement la performance des processeurs ainsi que des communications sur une puce ou une carte. Ils sont d'autre part nécessaires au bon fonctionnement des systèmes d'exploitation, et à la compréhension des problèmes qui se posent au niveau du système, tels le partage des données et la synchronisation dans la programmation parallèle ou le support de la mémoire virtuelle, nécessaire à l'implantation des systèmes d'exploitation (c.f. PCSEA qui a lieu en parallèle de ce cours), pour lesquels le support matériel est indispensable. Ils engendrent aussi des comportements temporels complexes sur lesquelles on peut se baser pour récupérer des informations sensibles, tels les célèbres Meltdown et Spectre.

Le plan du cours est le suivant :

  • Cours 1 et 2 : présentation détaillée d'un bus système simple, le pibus. Usage d'un bus, décodage d'adresses, arbitrage. Automates d'états des esclaves, des maîtres et du contrôleur. 4/2/2019 et 11/2/2019, Frédéric Pétrot
  • Cours 3 : quelques mots sur l'approche quantitative de l'architecture des machines , avec la loi d'Amdahl[1] et le calcul du CPI, puis rappel du jeu d'instruction du MIPS (prérequis suite au cours de CEP1 en 1A pour les Ensimag, et au cours de mise à niveau pour les Phelma), début de l'implantation monocycle du MIPS. 18/2/2019, Frédéric Pétrot
  • Cours 4 : fin de l'implantation monocycle du processeur et début du pipeline. 4/3/2019, Frédéric Pétrot
  • Simple Manuel D'eau Café Vintage Style Section Ml 280 Japonais Tasse Céramique Boutique Thé De Tasses Porcelaine Créative Verres srdCxthQ
  • Cours 5 et 6 : suite et fin du pipeline (forwarding, bypass, interlocks) 11/3/2019 et 18/3/2019, Frédéric Pétrot
  • Cours 7 et 8 : les caches dans les mono-processeurs. Introduction de la hiérarchie mémoire, étude détaillée des caches de niveau 1. Géométrie, implantation, mémoires adressables par le contenu. Quelques mots sur les niveaux supérieurs. 25/3/2019 et 1/4/2019, Olivier Muller.
  • Cours 9 : les caches dans les multiprocesseurs. Qu'est-ce qu'un modèle de consistance mémoire (effleuré, mais à creuser par vous même), cohérence mémoire dans les multiprocesseurs. 8/4/2019, Olivier Muller
  • Cours 10 : support matériel à la mémoire virtuelle. Translation lookaside buffer, Memory management unit, page walk. 15/4/2019, Frédéric Pétrot
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  • Cours 11 : support matériel pour les instructions atomiques, read modify write, load linked - store conditional et exemple d'implantation des primitives de base des systèmes d'exploitation (pthread_spinlock, pthread_mutex_wait). 29/4/2019, Frédéric Pétrot

Le cours explique que la manière dont les données sont identifiées dans le matériel est par l’intermédiaire d'adresses. Cette notion est fondamentale car elle est au centre de la majorité des supports architecturaux à l'exécution du logiciel. Emsa Sur Pas Rakuten D'occasion Cher Ou Mug j3LA54R

Les cours ont lieu le lundi matin de 9h45 à 11h15 en salle D207, et sont immédiatement suivis du TD, dans la même salle.

Photos 2018-2019 du tableau

Lien vers les photos du tableau (classées par ordre croissante de date de prise de vue)

Bus

Voici la documentation du PIBus Media:Pibus.pdf, utilisée au long des deux premiers cours pour introduire la notion de bus système.

Ci-dessous l'espace d'adressage de la carte Malta [2], avec lequel on doit construire le décodeur d'adresse du système (mise à 1 des signaux SELi) :

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Physical Address Range  C B  Description
----------------------- - -  -----------
0x80000000 - 0x81ffffff Y Y  SDRAM
0x9e000000 - 0x9e3fffff Y N  System flash (cached)
0x9fc00000 - 0x9fffffff Y N  System flash (mirrored)
0xa8000000 - 0xb7ffffff N N  PCI Memory Space
0xb4000000 - 0xb40fffff N N  Galileo System Controller
0xb8000000 - 0xb80fffff N N  Southbridge / ISA
0xb8100000 - 0xbbdfffff N N  PCI I/O Space
0xbe000000 - 0xbe3fffff N N  System flash (noncached)
0xbf000000 - 0xbfffffff N N  Board logic FPGA

Voici la spec memoire du [zx81:https://www.google.fr/url?sa=t&rct=j&q=&esrc=s&source=web&cd=7&ved=0ahUKEwjgxoXw0OzKAhXKPBQKHVNbAnYQFghYMAY&url=https%3A%2F%2Fwos.meulie.net%2Fpub%2Fsinclair%2Fhardware-info%2Ff%2FF.I.Z._UserManualZX81.pdf&usg=AFQjCNEetYVoJmbpRjADSXkiRxHidY5M0Q&sig2=Nu0ehD73PEJF4BxNZK5kQg&cad=rja] Voila qui ne nous rajeuni pas !


Exemple d'architecture de [système intégré:https://www.cnx-software.com/wp-content/uploads/2016/02/APM_HeliX_2_Block_Diagram.png]

Slides sur les caches

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Ces examens ont lieu avec l'ensemble des documents du cours et des TDs, ainsi que calculatrices, livres, gri-gris, hochets et doudous si désiré. Seule la copie du voisin (ou de la voisine) est interdite.

Vous trouverez ci-dessous l'examen de l'année universitaire 2016/2017 :

Session 1 : 3 heures Media:exam-s1.pdf correction Media:correction-exam-s1.pdfStore Designer Mug Collection Pan And Fairytale Peter Captain Disney Hook kOPZiTXu

Session 2 : 2 heures Media:exam-s2.pdfProducts Mug For For Mug Products For SaleEbay Harrods SaleEbay Products Harrods Mug Harrods ilTwOkuPXZ

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